Au-delà de la puce : pourquoi le packaging avancé est devenu le véritable goulot d’étranglement du silicium IA

Pendant l’essentiel de l’histoire des semi-conducteurs, la « capacité » se mesurait en lancements de plaquettes. Avec l’essor de l’IA, un accélérateur n’existe vraiment qu’une fois que le packaging avancé a réuni les puces de calcul et la mémoire à haute bande passante. Cette étape de fin de chaîne, le packaging CoWoS et ses concurrents, est devenue la ressource rare qui détermine combien de puces d’IA le monde peut livrer.

Le goulot d’étranglement s’est déplacé en aval

Les fonderies de la phase de fabrication des plaquettes restent déterminantes. Les résultats du troisième trimestre 2026 de TSMC montrent à quel point la demande liée à l’IA dépend du silicium de pointe : le chiffre d’affaires a atteint 46,72 milliards de dollars, le calcul haute performance en a représenté 68 %, et les technologies de 7 nm et en deçà ont compté pour 79 % du chiffre d’affaires des plaquettes [1][2]. Lors de la conférence sur les résultats du 15 octobre 2026, le président-directeur général C.C. Wei a déclaré que la demande liée à l’IA restait « extrêmement solide », que TSMC construisait 13 usines de pointe et de packaging avancé à Taïwan au cours des prochaines années, ainsi que cinq à six usines à l’étranger, et que l’entreprise n’avait « aucune intention de laisser passer des occasions » [1].

Les réponses de C.C. Wei lors de la séance de questions-réponses montrent pourtant où la contrainte s’est déplacée. Interrogé sur les boîtiers de plus grande taille de réticule et sur des concurrents comme l’EMIB-T d’Intel, il a indiqué que TSMC produisait déjà réellement du packaging avancé de cinq fois la taille du réticule avec un rendement « excellent », travaillait sur un format de neuf fois et se dirigeait vers quatorze fois, et développait le CoPoS en vue de futures réductions de coûts, tout en insistant sur le fait que « jusqu’à présent, le CoWoS reste le premier choix de nos clients » [1]. Il a également laissé entendre qu’aider les clients à lancer leurs produits sans heurts serait la priorité absolue de TSMC si une filière de packaging concurrente se révélait insuffisante [1].

Concrètement, une puce gravée en 2 nm ou en 3 nm n’est pas encore un accélérateur d’IA. Elle ne le devient qu’une fois assemblée à de la mémoire à haute bande passante sur un grand interposeur ou une structure équivalente. C’est ce que recouvre en pratique le packaging avancé des puces d’IA, et le CoWoS reste la voie par défaut du secteur pour les composants les plus denses.

Ce que fait réellement le CoWoS

Le CoWoS (Chip-on-Wafer-on-Substrate) est la plateforme phare de packaging avancé 2,5D de TSMC. Il place une ou plusieurs puces logiques et plusieurs piles de HBM sur un interposeur en silicium afin qu’elles se comportent comme un système unique à haute bande passante. À mesure que les boîtiers grossissent (davantage de puces de calcul, davantage de cubes de HBM, des multiples de réticule plus élevés), chaque unité finie consomme davantage de ressources de packaging. Doubler la capacité de packaging en plaquettes ne double pas automatiquement le nombre d’accélérateurs finis si chaque boîtier s’agrandit.

C’est ce calcul qui a fait des délais et des prix du packaging des sujets traités au niveau des conseils d’administration. Citant le Commercial Times et des sources de la chaîne d’approvisionnement, TrendForce a rapporté le 27 octobre 2026 que des fonderies et des sous-traitants d’assemblage et de test (OSAT) envisageaient une nouvelle hausse des prix du CoWoS d’environ 10 à 20 %, que certains délais de packaging s’allongeaient et que les délais de livraison des équipements atteignaient désormais six à huit mois environ [3]. Ces chiffres relèvent du compte rendu par TrendForce de commentaires de la chaîne d’approvisionnement, et non d’indications confirmées par TSMC, et doivent être lus comme tels. Par ailleurs, TrendForce a fait état d’estimations d’analystes selon lesquelles la capacité mensuelle de CoWoS pourrait dépasser environ 130 000 plaquettes en 2026 et augmenter encore en 2027, parallèlement aux déclarations publiques de TSMC sur la production au format de cinq fois le réticule et sur le développement du CoPoS [3].

La pression commerciale transparaît aussi dans la presse. Dans une enquête de Reuters publiée à Taipei le 6 novembre 2026, les journalistes écrivent que la demande liée à l’IA a fait du packaging avancé un « goulot d’étranglement critique », que, selon les prévisions de Yole Group, le chiffre d’affaires du packaging avancé dépassera pour la première fois celui du packaging traditionnel en 2026, et que les investissements dans cette technologie devraient approcher 28 milliards de dollars [4]. Reuters a également rapporté, en citant un dirigeant du secteur au fait du dossier, que Nvidia apportait plusieurs milliards de dollars de financement pour accroître la capacité de packaging CoWoS de Siliconware Precision Industries (SPIL), filiale d’ASE Technology ; Nvidia n’a pas fait de commentaire, et ASE a indiqué ne pas commenter les rumeurs de marché concernant ses clients [4].

La position officielle de TSMC : augmenter les capacités, agrandir les boîtiers, garder le CoWoS en tête

Les documents destinés aux investisseurs de TSMC chiffrent l’appel d’air de l’IA. Pour le troisième trimestre 2026, l’entreprise a publié un chiffre d’affaires de 46,72 milliards de dollars, une marge brute de 66,4 % et une marge opérationnelle de 58,7 %, et prévoit un chiffre d’affaires de 52,3 à 54,3 milliards de dollars au quatrième trimestre [2]. Le directeur financier, Wendell Huang, a confirmé un budget d’investissement de 60 à 64 milliards de dollars pour 2026 et indiqué que les dépenses d’investissement de 2026 à 2028 devraient être « nettement supérieures » à celles des trois années précédentes [1]. C.C. Wei a relevé à environ 44 % sa prévision de croissance annuelle du chiffre d’affaires 2026 en dollars et indiqué que le taux de croissance annuel moyen des accélérateurs d’IA, précédemment annoncé entre le milieu et le haut de la fourchette des 50 % pour la période 2024-2029, « sera probablement plus élevé » [1].

Sur le packaging en particulier, la conférence sur les résultats constitue la source primaire. Les points de C.C. Wei à retenir :

• Le CoWoS reste aujourd’hui le premier choix de packaging des clients [1].
• Le packaging de cinq fois la taille du réticule est en production en volume avec un excellent rendement ; le format de neuf fois est en développement et celui de quatorze fois figure sur la feuille de route [1].
• Le CoPoS est en cours de développement afin de permettre de futures réductions de coûts pour les boîtiers de plus grande taille [1].
• TSMC donnera la priorité à la mise sur le marché des produits de ses clients si la solution de packaging d’un concurrent ne peut pas répondre à la demande [1].
• TSMC a également noué des partenariats pour l’approvisionnement en fin de chaîne, notamment un accord avec GlobalFoundries sur les interposeurs, en raison de la tension sur ces capacités [1].

Aucun de ces éléments ne constitue un chiffre de capacité mensuelle de CoWoS fourni par TSMC elle-même. Les estimations d’analystes en plaquettes qui circulent dans la presse spécialisée restent des sources secondaires. Ce qui relève de la source primaire, c’est l’insistance de TSMC sur le caractère central de sa capacité CoWoS, et des boîtiers plus grands qui en dépendent, pour capter la demande liée à l’IA.

Les OSAT entrent en jeu : le pari d’ASE sur les panneaux et les usines d’IA de SPIL

Lorsque les lignes de packaging d’une fonderie sont saturées, les sous-traitants d’assemblage et de test (OSAT) deviennent stratégiques. La branche assemblage d’ASE Technology Holding l’a clairement affiché. Dans un communiqué du 26 mai 2026, Advanced Semiconductor Engineering (ASE) a annoncé ce qu’elle présente comme une première dans le secteur : une ligne de production automatisée de packaging sur panneau de 310 mm × 310 mm, dont l’entrée en production est attendue au premier semestre 2027 [5]. Selon ASE, le format de panneau rectangulaire offre jusqu’à 96 100 mm² de surface utile par rapport aux plaquettes rondes, prend en charge les plateformes FOCoS et FOCoS-Bridge et cible les boîtiers d’IA et de calcul haute performance dont la taille et la densité d’entrées-sorties ne cessent de croître [5]. Son vice-président exécutif, Yin Chang, a présenté le packaging sur panneau comme une nécessité, car « atteindre les plus hauts niveaux de performance système exige non seulement un silicium avancé, mais aussi des progrès en matière d’efficacité et d’intégration du packaging » [5].

SPIL, filiale à 100 % d’ASE, accroît ses capacités d’assemblage avancé pour les processeurs d’IA dans le centre de Taïwan. Dans un communiqué d’ASE Holdings daté du 16 janvier 2025, SPIL indiquait que Jensen Huang, fondateur et directeur général de Nvidia, avait assisté à l’inauguration de son usine de Tan Ke, que le site était conçu pour le calcul accéléré de Nvidia et avait atteint sa phase de montée en cadence, et que SPIL agrandissait ses usines de Changhua, d’Erlin et de Huwei (Yunlin), tout en préparant un nouveau site industriel à Douliu, dans le comté de Yunlin [6].

L’agence de presse taïwanaise Central News Agency a ensuite rapporté, via Focus Taiwan, que le 12 août 2026, SPIL avait posé la première pierre d’une usine de packaging et de test CoWoS de 100 milliards de dollars taïwanais (environ 3,11 milliards de dollars américains) à Douliu, dans le comté de Yunlin, dont la première phase doit entrer en service en 2028 et qui devrait employer environ 2 200 personnes une fois pleinement opérationnelle [7]. Focus Taiwan attribuait ces détails à des propos tenus par le vice-président de SPIL, Chang Yen-chun, lors de la cérémonie, et mentionnait l’approbation par le conseil d’administration de SPIL d’une augmentation de capital destinée à financer matériaux et capacités, à laquelle ASE doit souscrire [7]. Il s’agit d’un compte rendu de presse d’un événement d’entreprise, et non d’un communiqué publié en ligne par ASE ou SPIL ; il est cité ici comme tel.

L’enquête de Reuters de novembre 2026 décrivait également la manière dont les concepteurs de puces cherchent des capacités en dehors de TSMC : le président de Powertech Technology a déclaré que les clients « ne veulent pas dépendre entièrement de TSMC », et Powertech investit environ 400 millions de dollars dans une coentreprise de packaging sur panneau avec Broadcom à Singapour, avec une production envisagée en 2028 [4]. La directrice générale d’AMD, Lisa Su, a déclaré à Reuters à Taipei en octobre que le CoWoS et le packaging avancé étaient « extrêmement importants » pour le calcul haute performance et que « nous avons besoin de davantage de capacité dans l’ensemble » [4].

Pourquoi la pénurie de packaging redistribue les cartes entre les géants de l’IA

Le packaging avancé modifie la dynamique concurrentielle de trois manières.

D’abord, il déplace la rareté. Lorsque les créneaux CoWoS manquent, la contrainte ne tient pas seulement à la fonderie capable de graver la puce logique, mais aussi à la ligne de fin de chaîne capable d’achever le module. Les hyperscalers et les fournisseurs de GPU qui obtiennent des allocations de packaging peuvent livrer ; les autres attendent. C’est pourquoi le financement de capacités de packaging, que Nvidia assure chez SPIL selon Reuters, qui cite un dirigeant du secteur non identifié, relève de la même réflexion stratégique que l’achat de plaquettes [4].

Ensuite, il fait entrer les OSAT dans le cercle des géants de l’IA. La feuille de route d’ASE pour le packaging sur panneau et les usines de SPIL dédiées à l’IA ne relèvent plus de la simple « sous-traitance banalisée en fin de chaîne ». Ce sont des paris sur les capacités qui déterminent combien de composants de la classe Blackwell, Rubin, Instinct ou ASIC sur mesure sortent des usines. TSMC reste en tête du packaging haut de gamme, mais sa propre conférence a reconnu la pénurie en fin de chaîne et le recours à des partenariats pour les interposeurs [1].

Enfin, la taille des boîtiers contrarie le calcul des capacités. La feuille de route de C.C. Wei, de cinq à quatorze fois la taille du réticule, signifie que chaque nouvelle génération d’accélérateurs pourrait consommer davantage de surface de packaging par unité [1]. Le pari d’ASE sur les panneaux vise à accroître la surface utile par cycle de fabrication [5]. Ces deux réponses reconnaissent le même problème : la capacité de packaging en équivalent plaquettes peut augmenter, alors que les livraisons d’accélérateurs d’IA finis progressent plus lentement.

Pour les exploitants qui construisent des infrastructures d’IA hyperscale, la conséquence pour la planification est directe. Les délais intègrent désormais le packaging et le test final, et pas seulement les files d’attente des usines de plaquettes. Le coût de la nomenclature intègre une part croissante de valeur liée au packaging avancé : Reuters cite l’ancien directeur général d’Intel, Pat Gelsinger, selon qui le packaging pourrait à terme représenter jusqu’à la moitié de la valeur d’une puce à mesure que les conceptions intègrent dix puces ou davantage [4]. La concentration géographique compte également : l’essentiel des capacités de pointe de la classe CoWoS se trouve toujours à Taïwan, même si TSMC et les OSAT évoquent des implantations de packaging à l’étranger [1][4].

Les prochains signaux à surveiller

Trois signaux de première main montreront si le goulot d’étranglement du packaging se desserre :

1. Les prochains commentaires de TSMC sur ses résultats concernant le CoWoS, le CoPoS et les progrès en taille de réticule, en particulier le passage du format de neuf fois du développement à la production [1].
2. La ligne de panneaux de 310 mm d’ASE, avec son entrée en production au premier semestre 2027 et l’obtention de véritables qualifications pour des boîtiers d’IA [5].
3. La montée en cadence du site CoWoS de SPIL à Douliu vers une première phase opérationnelle en 2028, comme annoncé lors de la pose de la première pierre en août 2026 [7].

Tant que ces lignes n’ajouteront pas des modules finis à grande échelle, c’est le packaging avancé, et non le seul scanner de lithographie, qui restera la contrainte déterminante pour la vitesse de croissance de la chaîne d’approvisionnement du silicium IA.

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