Más allá del chip: por qué el empaquetado avanzado se ha convertido en el verdadero cuello de botella del silicio para IA

Durante la mayor parte de la historia de los semiconductores, «capacidad» significaba obleas iniciadas. En pleno auge de la IA, un acelerador terminado solo existe después de que el empaquetado avanzado una los chips de cómputo con la memoria de alto ancho de banda. Esa etapa final del proceso (el empaquetado CoWoS y sus rivales) se ha convertido en el recurso escaso que decide cuántos chips de IA puede suministrar el mundo.

El cuello de botella se ha desplazado aguas abajo

Las fundiciones de la fase de fabricación de obleas siguen siendo importantes. Los resultados del tercer trimestre de 2026 de TSMC muestran hasta qué punto la demanda de IA depende del silicio de vanguardia: los ingresos alcanzaron 46 720 millones de dólares, la computación de alto rendimiento aportó el 68 % de la facturación y las tecnologías de 7 nm o inferiores representaron el 79 % de los ingresos por obleas [1][2]. En la conferencia de resultados del 15 de octubre de 2026, el presidente y consejero delegado, C.C. Wei, afirmó que la demanda relacionada con la IA sigue siendo «extremadamente sólida», que TSMC está construyendo 13 fábricas de vanguardia y de empaquetado avanzado en Taiwán en los próximos años, además de cinco o seis en el extranjero, y que la compañía «no tiene intención de dejar pasar oportunidades» [1].

Sin embargo, las propias respuestas de Wei en el turno de preguntas revelan hacia dónde se ha desplazado la restricción. Preguntado por los encapsulados de mayor tamaño de retícula y por competidores como el EMIB-T de Intel, dijo que TSMC ya produce de forma efectiva empaquetado avanzado de cinco veces el tamaño de la retícula con un rendimiento «excelente», trabaja en el de nueve veces, avanza hacia el de catorce y desarrolla CoPoS para reducir costes en el futuro, al tiempo que insistió en que «hasta ahora, CoWoS sigue siendo la primera opción de nuestros clientes» [1]. También dio a entender que, si una vía de empaquetado rival se queda corta, la prioridad de TSMC será ayudar a los clientes a lanzar sus productos sin contratiempos [1].

Dicho de forma sencilla: un chip de 2 o 3 nm todavía no es un acelerador de IA. Solo se convierte en uno cuando se une a la memoria de alto ancho de banda sobre un gran interposer o una estructura similar. Eso es lo que significa en la práctica el empaquetado avanzado para los chips de IA, y CoWoS sigue siendo la vía por defecto del sector para los componentes más densos.

Qué hace realmente CoWoS

CoWoS (Chip-on-Wafer-on-Substrate) es la plataforma insignia de empaquetado avanzado 2,5D de TSMC. Coloca uno o varios chips lógicos y varias pilas de HBM sobre un interposer de silicio para que funcionen como un único sistema de alto ancho de banda. A medida que los encapsulados crecen (más chips de cómputo, más cubos de HBM, múltiplos de retícula mayores), cada unidad terminada consume más recursos de empaquetado. Duplicar la capacidad de empaquetado medida en obleas no duplica automáticamente el número de aceleradores terminados si cada encapsulado es cada vez más grande.

Esa aritmética explica por qué los plazos y los precios del empaquetado se han convertido en asuntos que se tratan en los consejos de administración. TrendForce, citando a Commercial Times y a fuentes de la cadena de suministro, informó el 27 de octubre de 2026 de que fundiciones y proveedores de ensamblaje y prueba subcontratados (OSAT) estudiaban una nueva ronda de subidas de precio de CoWoS de entre el 10 % y el 20 %, de que algunos plazos de empaquetado se estaban alargando y de que los plazos de entrega de los equipos se habían ampliado hasta unos seis u ocho meses [3]. Esas cifras corresponden a la recopilación de comentarios de la cadena de suministro que hace TrendForce, no a previsiones confirmadas por TSMC, y deben leerse como tales. Por otra parte, TrendForce recogió estimaciones de analistas según las cuales la capacidad mensual de CoWoS podría superar aproximadamente las 130 000 obleas en 2026 y seguir aumentando en 2027, junto con las declaraciones públicas de TSMC sobre la producción de cinco veces la retícula y el desarrollo de CoPoS [3].

La presión comercial también se refleja en la prensa. En una investigación de Reuters publicada en Taipéi el 6 de noviembre de 2026, los periodistas escribían que la demanda de IA ha convertido el empaquetado avanzado en un «cuello de botella crítico», que Yole Group prevé que los ingresos del empaquetado avanzado superen por primera vez a los del empaquetado tradicional en 2026 y que la inversión en esta tecnología rondará los 28 000 millones de dólares [4]. Reuters informó también, citando a un directivo del sector conocedor del asunto, de que Nvidia está aportando miles de millones de dólares en financiación para ampliar la capacidad de empaquetado CoWoS de Siliconware Precision Industries (SPIL), filial de ASE Technology; Nvidia no hizo comentarios, y ASE indicó que no comenta rumores de mercado relacionados con sus clientes [4].

La postura oficial de TSMC: ampliar capacidad, agrandar los encapsulados y mantener CoWoS en cabeza

Los documentos para inversores de TSMC ponen cifras al tirón de la IA. En el tercer trimestre de 2026, la compañía registró unos ingresos de 46 720 millones de dólares, un margen bruto del 66,4 % y un margen operativo del 58,7 %, y prevé para el cuarto trimestre unos ingresos de entre 52 300 y 54 300 millones de dólares [2]. El director financiero, Wendell Huang, reiteró un presupuesto de inversión para 2026 de entre 60 000 y 64 000 millones de dólares y afirmó que se espera que la inversión de 2026 a 2028 sea «significativamente mayor» que la de los tres años anteriores [1]. Wei elevó la previsión de crecimiento de los ingresos de todo 2026 a alrededor del 44 % interanual en dólares y señaló que la tasa de crecimiento anual compuesto de los aceleradores de IA entre 2024 y 2029, que antes situaba en la franja media-alta del 50 %, «probablemente será mayor» [1].

En lo que respecta específicamente al empaquetado, la conferencia de resultados es la fuente primaria. Los puntos de Wei que conviene retener:

• CoWoS sigue siendo hoy la primera opción de empaquetado de los clientes [1].
• El empaquetado de cinco veces el tamaño de la retícula está en producción en volumen con un rendimiento excelente; el de nueve veces está en desarrollo y el de catorce figura en la hoja de ruta [1].
• CoPoS está en desarrollo para permitir futuras reducciones de costes en los encapsulados de mayor tamaño [1].
• TSMC dará prioridad a que los productos de sus clientes lleguen al mercado si la solución de empaquetado de un competidor no puede atender la demanda [1].
• TSMC también ha cerrado alianzas para el suministro de las etapas finales, entre ellas un acuerdo con GlobalFoundries sobre interposers, porque esa capacidad está muy ajustada [1].

Nada de lo anterior es una cifra de capacidad mensual de CoWoS facilitada por la propia TSMC. Las estimaciones de obleas de los analistas que circulan en la prensa especializada siguen siendo secundarias. Lo que sí es primario es la insistencia de TSMC en que su capacidad CoWoS, y los encapsulados más grandes que dependen de ella, es fundamental para captar la demanda de IA.

Los OSAT entran en escena: la apuesta de ASE por los paneles y las plantas de IA de SPIL

Cuando las líneas de empaquetado de una fundición están llenas, los proveedores de ensamblaje y prueba subcontratados (OSAT) pasan a ser estratégicos. La rama de ensamblaje de ASE Technology Holding lo ha dejado claro. En un comunicado del 26 de mayo de 2026, Advanced Semiconductor Engineering (ASE) anunció lo que calificó como la primera línea automatizada del sector de empaquetado a nivel de panel de 310 mm × 310 mm, cuya entrada en producción está prevista para el primer semestre de 2027 [5]. Según ASE, el formato de panel rectangular ofrece hasta 96 100 mm² de superficie útil frente a las obleas redondas, admite las plataformas FOCoS y FOCoS-Bridge y está dirigido a encapsulados de IA y computación de alto rendimiento cuyo tamaño y densidad de entradas y salidas no dejan de crecer [5]. Su vicepresidente ejecutivo, Yin Chang, presentó el empaquetado a nivel de panel como una necesidad, porque «alcanzar los máximos niveles de rendimiento del sistema exige no solo silicio avanzado, sino también avances en la eficiencia y la integración del empaquetado» [5].

SPIL, filial íntegramente participada por ASE, ha ido ampliando su capacidad de ensamblaje avanzado para procesadores de IA en el centro de Taiwán. En un comunicado de ASE Holdings del 16 de enero de 2025, SPIL indicaba que el fundador y consejero delegado de Nvidia, Jensen Huang, había asistido a la inauguración de su planta de Tan Ke, que el emplazamiento está diseñado para la computación acelerada de Nvidia y había alcanzado la fase de aumento de producción, y que SPIL estaba ampliando sus plantas de Changhua, Erlin y Huwei (Yunlin), además de planificar un nuevo emplazamiento fabril en Douliu (Yunlin) [6].

La Agencia Central de Noticias de Taiwán informó posteriormente, a través de Focus Taiwan, de que el 12 de agosto de 2026 SPIL colocó la primera piedra de una planta de empaquetado y prueba CoWoS de 100 000 millones de dólares taiwaneses (unos 3110 millones de dólares estadounidenses) en Douliu (Yunlin), cuya primera fase entrará en funcionamiento en 2028 y que prevé crear unos 2200 empleos cuando esté plenamente operativa [7]. Focus Taiwan atribuyó esos detalles a declaraciones del vicepresidente de SPIL, Chang Yen-chun, durante el acto, y mencionó la aprobación por el consejo de SPIL de una ampliación de capital para financiar materiales y capacidad, que suscribirá ASE [7]. Se trata de una información de prensa sobre un acto corporativo, no de un comunicado publicado en la web de ASE o SPIL, y así se cita aquí.

La investigación de Reuters de noviembre de 2026 describía además cómo los diseñadores de chips buscan capacidad fuera de TSMC: el presidente de Powertech Technology afirmó que los clientes «no quieren depender por completo de TSMC», y Powertech invierte unos 400 millones de dólares en una empresa conjunta de empaquetado a nivel de panel con Broadcom en Singapur, con la producción prevista para 2028 [4]. La consejera delegada de AMD, Lisa Su, declaró a Reuters en Taipéi en octubre que CoWoS y el empaquetado avanzado son «superimportantes» para la computación de alto rendimiento y que «necesitamos más capacidad en general» [4].

Por qué la escasez de empaquetado reordena a los gigantes de la IA

El empaquetado avanzado cambia la dinámica competitiva de tres maneras.

Primero, redistribuye la escasez. Cuando faltan huecos de CoWoS, la restricción no depende solo de qué fundición puede fabricar el chip lógico, sino de qué línea de etapa final puede terminar el módulo. Los hiperescaladores y los fabricantes de GPU que se aseguran asignaciones de empaquetado pueden suministrar; los que no lo consiguen, esperan. Por eso financiar capacidad de empaquetado, algo que según Reuters, que cita a un directivo del sector no identificado, Nvidia está haciendo en SPIL, forma parte de la misma reflexión estratégica que comprar obleas [4].

Segundo, sitúa a los OSAT entre los gigantes de la IA. La hoja de ruta de ASE para el empaquetado a nivel de panel y las plantas de SPIL centradas en la IA ya no son historias de «etapa final convertida en commodity». Son apuestas de capacidad que determinan cuántos componentes de la clase Blackwell, Rubin, Instinct o ASIC a medida salen de fábrica. TSMC sigue liderando el empaquetado de gama alta, pero su propia conferencia reconoció la escasez en las etapas finales y el recurso a socios para los interposers [1].

Tercero, el tamaño del encapsulado choca con la aritmética de la capacidad. La hoja de ruta de Wei, de cinco a catorce veces la retícula, implica que cada nueva generación de aceleradores podría consumir más superficie de empaquetado por unidad [1]. La propuesta de paneles de ASE es un intento de aumentar la superficie útil por ciclo de fabricación [5]. Ambas respuestas admiten el mismo problema: la capacidad de empaquetado en obleas equivalentes puede aumentar mientras los envíos de aceleradores de IA terminados crecen más despacio.

Para los operadores que construyen infraestructura de IA a hiperescala, la consecuencia para la planificación es directa. Los plazos incluyen ahora el empaquetado y la prueba final, no solo las colas de las fábricas de obleas. El coste de la lista de materiales incorpora cada vez más valor de empaquetado avanzado: Reuters citó al ex consejero delegado de Intel Pat Gelsinger, que calcula que el empaquetado podría llegar a representar hasta la mitad del valor de un chip a medida que los diseños integren diez chips o más [4]. Y la concentración geográfica importa: la mayor parte de la capacidad puntera de clase CoWoS sigue estando en Taiwán, aunque TSMC y los OSAT hablen de implantaciones de empaquetado en el extranjero [1][4].

Qué vigilar a continuación

Tres señales de fuentes primarias mostrarán si el cuello de botella del empaquetado se alivia:

1. Los próximos comentarios de TSMC sobre resultados acerca de CoWoS, CoPoS y los avances en tamaño de retícula, sobre todo si el formato de nueve veces pasa del desarrollo a la producción [1].
2. La línea de paneles de 310 mm de ASE, con su entrada en producción en el primer semestre de 2027 y la obtención de cualificaciones reales para encapsulados de IA [5].
3. El aumento de producción de la planta CoWoS de SPIL en Douliu hacia el inicio de la primera fase en 2028, según lo anunciado en la colocación de la primera piedra en agosto de 2026 [7].

Hasta que esas líneas añadan módulos terminados a gran escala, el empaquetado avanzado, y no solo el escáner de litografía, seguirá siendo la restricción determinante de la velocidad a la que puede crecer la cadena de suministro del silicio para IA.

Lecturas relacionadas

• La carrera por el suministro de HBM4: Samsung, SK hynix y Micron reescriben la economía de la memoria para IA
• Entrenamiento multi-billones de parámetros: lo que debe entregar la próxima generación de silicio
• Mercado de aceleradores de IA: GPU, ASIC a medida y quién gana la inferencia
• Acciones a cambio de silicio: cómo AMD convirtió a OpenAI y Meta en partícipes

Imágenes: ilustraciones originales creadas para AndBeyond.Tech; no aparecen logotipos ni personas reales.